<div dir="ltr"><div><div>I've not interacted with this list much so forgive me if I end up starting a new thread, but if you try and make OTA's out of CMOS, you're going to have to completely redo your exponential control, because the control won't be exponential anymore, it'll be square law. Might be fun to breadboard with some 2N7000's and 2N7002's or whatever the P-channel variant is.<br><br></div>And I know I already saw it back there but just to reiterate: 10V at best seems to be what their touting, so your synth chips you make with this are going to be in their own separate low voltage ecosystem, with maybe opamp voltage translators or something in and out of it if you want it to interface to +-15 V stuff in more common designs.<br><br></div>This is just my understanding, at least.<br></div><br><div class="gmail_quote"><div dir="ltr" class="gmail_attr">On Sat, Aug 6, 2022 at 11:36 PM cheater cheater via Synth-diy <<a href="mailto:synth-diy@synth-diy.org">synth-diy@synth-diy.org</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">So on a 180 nm node, how many transistors and other primitives can be<br>
fit on 1 mm^2? How does that compare to a simple full synth voice, say<br>
something like a Minimoog?<br>
<br>
On Sun, Aug 7, 2022 at 1:49 AM <a href="mailto:usenet@teply.info" target="_blank">usenet@teply.info</a> <<a href="mailto:usenet@teply.info" target="_blank">usenet@teply.info</a>> wrote:<br>
><br>
> On 06.08.22 23:42, cheater cheater wrote:<br>
> > Bear in mind the Google program is a shuttle program so as I<br>
> > understand it that means your design shares the wafer with other<br>
> > people's. I think that means whatever process you'll be using is<br>
> > common to all of those chips so you probably can't ask for a special<br>
> > process, but I don't know.<br>
> ><br>
> That's the whole idea of a shuttle program or Multi-project wafer<br>
> service: The mask set is fixed cost, regardless if you produce one<br>
> single wafer - which no fab would even consider doing - or thousands of<br>
> them. With the numbers Mike Bryant mentioned - which are pretty average<br>
> by the way for a 180nm CMOS process -, up to about 40-50 wafers, mask<br>
> cost will dominate the total wafer manufacturing price (still, backend<br>
> manufacturing stuff like testing, dicing, packaging, comes on top<br>
> per-piece). And, for low volumes it'll dominate total cost of<br>
> manufacturing the chip unless you need some extra bells and whistles in<br>
> backend.<br>
> If you intend to ship only few samples, maybe a few hundred, per design,<br>
> it'll be most cost-efficient per design if you cram as many designs onto<br>
> one mask set as possible and rather increase the number of wafers to<br>
> produce the number of samples you need. Of course that only works up to<br>
> a certain point, as scaling up the mask size has its limits based on<br>
> *REALLY* expensive equipment - the scanner for lithography of a 180nm<br>
> process will be the most expensive tool needed, costing approximately<br>
> 20-25 million dollars. If you need bigger masks, you'll need a scanner<br>
> that can handle bigger masks, which become significantly more expensive,<br>
> and the masks itself become much more expensive as well. I believe the<br>
> masks commonly available tools and suppliers can handle are on the order<br>
> of a couple hundred square millimetres.<br>
> Even with a 30x30mm mask area, you can cram about 300 3mm² designs -<br>
> which is fairly big for a 180nm cmos unless you intend to copy an Intel<br>
> Pentium III  or similar - onto one mask set and still get about 10<br>
> complete masks per wafer. So for 100 samples per design, even 10 wafers<br>
> would be sufficient to fulfill the need of 100 samples per design. Yet<br>
> the foundry probably wouldn't even start production of less than 25<br>
> wafers...<br>
><br>
> Of course they won't run a special process for anyone unless that<br>
> customer has very deep pockets.<br>
> The parasitic bipolars I mentioned are intrinsic to the way a MOS<br>
> transistor is formed: with source and drain being n-doped, and the body<br>
> in between being p-doped, you intrinsically have an npn bipolar device,<br>
> which is not normally used as such because the base-emitter junction is<br>
> not forward biased in normal MOS operation. So the device is there, if<br>
> you use it or not. Its just that electrically it's going to be very<br>
> poor. Which is why nearly nobody cares about these kind of devices.<br>
><br>
> Bests,<br>
> Florian<br>
<br>
_______________________________________________<br>
Synth-diy mailing list<br>
<a href="mailto:Synth-diy@synth-diy.org" target="_blank">Synth-diy@synth-diy.org</a><br>
<a href="http://synth-diy.org/mailman/listinfo/synth-diy" rel="noreferrer" target="_blank">http://synth-diy.org/mailman/listinfo/synth-diy</a><br>
Selling or trading? Use <a href="mailto:marketplace@synth-diy.org" target="_blank">marketplace@synth-diy.org</a><br>
</blockquote></div>